Changeset 44726


Ignore:
Timestamp:
2015-03-13T04:01:21+01:00 (3 years ago)
Author:
nbd
Message:

atheros: v3.18: update register names

Make register names more consistent, mostly add appropriate prefix
(AR5312_ or AR2315_) or _BASE suffix. Also add macro to simplify mask
and shift operation.

No functional changes.

Signed-off-by: Sergey Ryazanov <ryazanov.s.a@…>

Location:
trunk/target/linux/atheros/patches-3.18
Files:
4 edited

Legend:

Unmodified
Added
Removed
  • trunk/target/linux/atheros/patches-3.18/100-board.patch

    r44725 r44726  
    640640--- /dev/null 
    641641+++ b/arch/mips/ath25/ar2315_regs.h 
    642 @@ -0,0 +1,481 @@ 
     642@@ -0,0 +1,479 @@ 
    643643+/* 
    644644+ * Register definitions for AR2315+ 
     
    660660+ * IRQs 
    661661+ */ 
    662 +#define AR2315_IRQ_MISC_INTRS   (MIPS_CPU_IRQ_BASE+2) /* C0_CAUSE: 0x0400 */ 
    663 +#define AR2315_IRQ_WLAN0_INTRS  (MIPS_CPU_IRQ_BASE+3) /* C0_CAUSE: 0x0800 */ 
    664 +#define AR2315_IRQ_ENET0_INTRS  (MIPS_CPU_IRQ_BASE+4) /* C0_CAUSE: 0x1000 */ 
    665 +#define AR2315_IRQ_LCBUS_PCI    (MIPS_CPU_IRQ_BASE+5) /* C0_CAUSE: 0x2000 */ 
    666 +#define AR2315_IRQ_WLAN0_POLL   (MIPS_CPU_IRQ_BASE+6) /* C0_CAUSE: 0x4000 */ 
     662+#define AR2315_IRQ_MISC                (MIPS_CPU_IRQ_BASE + 2) /* C0_CAUSE: 0x0400 */ 
     663+#define AR2315_IRQ_WLAN0       (MIPS_CPU_IRQ_BASE + 3) /* C0_CAUSE: 0x0800 */ 
     664+#define AR2315_IRQ_ENET0       (MIPS_CPU_IRQ_BASE + 4) /* C0_CAUSE: 0x1000 */ 
     665+#define AR2315_IRQ_LCBUS_PCI   (MIPS_CPU_IRQ_BASE + 5) /* C0_CAUSE: 0x2000 */ 
     666+#define AR2315_IRQ_WLAN0_POLL  (MIPS_CPU_IRQ_BASE + 6) /* C0_CAUSE: 0x4000 */ 
    667667+ 
    668668+/* 
     
    685685+#define AR2315_SPI_READ_BASE   0x08000000      /* SPI flash */ 
    686686+#define AR2315_SPI_READ_SIZE   0x01000000 
    687 +#define AR2315_WLAN0            0x10000000      /* Wireless MMR */ 
    688 +#define AR2315_PCI              0x10100000      /* PCI MMR */ 
     687+#define AR2315_WLAN0_BASE      0x10000000      /* Wireless MMR */ 
     688+#define AR2315_PCI_BASE                0x10100000      /* PCI MMR */ 
    689689+#define AR2315_PCI_SIZE                0x00001000 
    690690+#define AR2315_SDRAMCTL_BASE   0x10300000      /* SDRAM MMR */ 
    691691+#define AR2315_SDRAMCTL_SIZE   0x00000020 
    692692+#define AR2315_LOCAL_BASE      0x10400000      /* Local bus MMR */ 
    693 +#define AR2315_ENET0            0x10500000      /* ETHERNET MMR */ 
     693+#define AR2315_ENET0_BASE      0x10500000      /* Ethernet MMR */ 
    694694+#define AR2315_RST_BASE                0x11000000      /* Reset control MMR */ 
    695695+#define AR2315_RST_SIZE                0x00000100 
    696 +#define AR2315_UART0            0x11100000      /* UART MMR */ 
    697 +#define AR2315_SPI_MMR          0x11300000      /* SPI FLASH MMR */ 
    698 +#define AR2315_PCIEXT           0x80000000      /* pci external */ 
    699 +#define AR2315_PCIEXT_SZ       0x40000000 
     696+#define AR2315_UART0_BASE      0x11100000      /* UART MMR */ 
     697+#define AR2315_SPI_MMR_BASE    0x11300000      /* SPI flash MMR */ 
     698+#define AR2315_SPI_MMR_SIZE    0x00000010 
     699+#define AR2315_PCI_EXT_BASE    0x80000000      /* PCI external */ 
     700+#define AR2315_PCI_EXT_SIZE    0x40000000 
    700701+ 
    701702+/* MII registers offset inside Ethernet MMR region */ 
    702 +#define AR2315_ENET0_MII       (AR2315_ENET0 + 0x14) 
     703+#define AR2315_ENET0_MII_BASE  (AR2315_ENET0_BASE + 0x14) 
    703704+ 
    704705+/* 
     
    871872+#define AR2315_RELOAD                  0x0034 
    872873+ 
    873 +#define AR2315_WD                      0x0038 
    874 +#define AR2315_WDC                     0x003c 
    875 + 
    876 +#define AR2315_WDC_IGNORE_EXPIRATION   0x00000000 
    877 +#define AR2315_WDC_NMI                 0x00000001      /* NMI on watchdog */ 
    878 +#define AR2315_WDC_RESET               0x00000002      /* reset on watchdog */ 
     874+#define AR2315_WDT_TIMER               0x0038 
     875+#define AR2315_WDT_CTRL                        0x003c 
     876+ 
     877+#define AR2315_WDT_CTRL_IGNORE 0x00000000      /* ignore expiration */ 
     878+#define AR2315_WDT_CTRL_NMI    0x00000001      /* NMI on watchdog */ 
     879+#define AR2315_WDT_CTRL_RESET  0x00000002      /* reset on watchdog */ 
    879880+ 
    880881+/* 
     
    909910+#define AR2315_AHB_ERR4                        0x0060  /* status */ 
    910911+ 
    911 +#define AHB_ERROR_DET  1 /* AHB Error has been detected,          */ 
    912 +                         /* write 1 to clear all bits in ERR0     */ 
    913 +#define AHB_ERROR_OVR  2 /* AHB Error overflow has been detected  */ 
    914 +#define AHB_ERROR_WDT  4 /* AHB Error due to wdt instead of hresp */ 
     912+#define AR2315_AHB_ERROR_DET   1 /* AHB Error has been detected,          */ 
     913+                                 /* write 1 to clear all bits in ERR0     */ 
     914+#define AR2315_AHB_ERROR_OVR   2 /* AHB Error overflow has been detected  */ 
     915+#define AR2315_AHB_ERROR_WDT   4 /* AHB Error due to wdt instead of hresp */ 
    915916+ 
    916917+#define AR2315_PROCERR_HMAST               0x0000000f 
     
    944945+ 
    945946+/* PLLc Control fields */ 
    946 +#define PLLC_REF_DIV_M              0x00000003 
    947 +#define PLLC_REF_DIV_S              0 
    948 +#define PLLC_FDBACK_DIV_M           0x0000007C 
    949 +#define PLLC_FDBACK_DIV_S           2 
    950 +#define PLLC_ADD_FDBACK_DIV_M       0x00000080 
    951 +#define PLLC_ADD_FDBACK_DIV_S       7 
    952 +#define PLLC_CLKC_DIV_M             0x0001c000 
    953 +#define PLLC_CLKC_DIV_S             14 
    954 +#define PLLC_CLKM_DIV_M             0x00700000 
    955 +#define PLLC_CLKM_DIV_S             20 
     947+#define AR2315_PLLC_REF_DIV_M          0x00000003 
     948+#define AR2315_PLLC_REF_DIV_S          0 
     949+#define AR2315_PLLC_FDBACK_DIV_M       0x0000007c 
     950+#define AR2315_PLLC_FDBACK_DIV_S       2 
     951+#define AR2315_PLLC_ADD_FDBACK_DIV_M   0x00000080 
     952+#define AR2315_PLLC_ADD_FDBACK_DIV_S   7 
     953+#define AR2315_PLLC_CLKC_DIV_M         0x0001c000 
     954+#define AR2315_PLLC_CLKC_DIV_S         14 
     955+#define AR2315_PLLC_CLKM_DIV_M         0x00700000 
     956+#define AR2315_PLLC_CLKM_DIV_S         20 
    956957+ 
    957958+/* CPU CLK Control fields */ 
    958 +#define CPUCLK_CLK_SEL_M            0x00000003 
    959 +#define CPUCLK_CLK_SEL_S            0 
    960 +#define CPUCLK_CLK_DIV_M            0x0000000c 
    961 +#define CPUCLK_CLK_DIV_S            2 
     959+#define AR2315_CPUCLK_CLK_SEL_M                0x00000003 
     960+#define AR2315_CPUCLK_CLK_SEL_S                0 
     961+#define AR2315_CPUCLK_CLK_DIV_M                0x0000000c 
     962+#define AR2315_CPUCLK_CLK_DIV_S                2 
    962963+ 
    963964+/* AMBA CLK Control fields */ 
    964 +#define AMBACLK_CLK_SEL_M           0x00000003 
    965 +#define AMBACLK_CLK_SEL_S           0 
    966 +#define AMBACLK_CLK_DIV_M           0x0000000c 
    967 +#define AMBACLK_CLK_DIV_S           2 
     965+#define AR2315_AMBACLK_CLK_SEL_M       0x00000003 
     966+#define AR2315_AMBACLK_CLK_SEL_S       0 
     967+#define AR2315_AMBACLK_CLK_DIV_M       0x0000000c 
     968+#define AR2315_AMBACLK_CLK_DIV_S       2 
    968969+ 
    969970+/* GPIO MMR base address */ 
     
    998999+#define AR2315_OCR                     0x00b0 
    9991000+ 
    1000 +#define OCR_GPIO0_IRIN              0x0040 
    1001 +#define OCR_GPIO1_IROUT             0x0080 
    1002 +#define OCR_GPIO3_RXCLR             0x0200 
     1001+#define AR2315_OCR_GPIO0_IRIN          0x00000040 
     1002+#define AR2315_OCR_GPIO1_IROUT         0x00000080 
     1003+#define AR2315_OCR_GPIO3_RXCLR         0x00000200 
    10031004+ 
    10041005+/* 
     
    10071008+#define AR2315_MISCCLK                 0x00b4 
    10081009+ 
    1009 +#define MISCCLK_PLLBYPASS_EN        0x00000001 
    1010 +#define MISCCLK_PROCREFCLK          0x00000002 
     1010+#define AR2315_MISCCLK_PLLBYPASS_EN    0x00000001 
     1011+#define AR2315_MISCCLK_PROCREFCLK      0x00000002 
    10111012+ 
    10121013+/* 
     
    10181019+#define AR2315_MEM_REF                 0x0010 
    10191020+ 
    1020 +#define SDRAM_DATA_WIDTH_M          0x00006000 
    1021 +#define SDRAM_DATA_WIDTH_S          13 
    1022 + 
    1023 +#define SDRAM_COL_WIDTH_M           0x00001E00 
    1024 +#define SDRAM_COL_WIDTH_S           9 
    1025 + 
    1026 +#define SDRAM_ROW_WIDTH_M           0x000001E0 
    1027 +#define SDRAM_ROW_WIDTH_S           5 
    1028 + 
    1029 +#define SDRAM_BANKADDR_BITS_M       0x00000018 
    1030 +#define SDRAM_BANKADDR_BITS_S       3 
     1021+#define AR2315_MEM_CFG_DATA_WIDTH_M    0x00006000 
     1022+#define AR2315_MEM_CFG_DATA_WIDTH_S    13 
     1023+#define AR2315_MEM_CFG_COL_WIDTH_M     0x00001e00 
     1024+#define AR2315_MEM_CFG_COL_WIDTH_S     9 
     1025+#define AR2315_MEM_CFG_ROW_WIDTH_M     0x000001e0 
     1026+#define AR2315_MEM_CFG_ROW_WIDTH_S     5 
     1027+#define AR2315_MEM_CFG_BANKADDR_BITS_M 0x00000018 
     1028+#define AR2315_MEM_CFG_BANKADDR_BITS_S 3 
    10311029+ 
    10321030+/* 
     
    10751073+#define AR2315_LBM_MBOXRD_INTEN 0x00000008    /* Enable LB ints on mbox rd */ 
    10761074+#define AR2315_LMB_DESCSWAP_EN  0x00000010    /* Byte swap desc enable */ 
    1077 +#define AR2315_LBM_TIMEOUT_MASK 0x00FFFF80 
    1078 +#define AR2315_LBM_TIMEOUT_SHFT 7 
     1075+#define AR2315_LBM_TIMEOUT_M   0x00ffff80 
     1076+#define AR2315_LBM_TIMEOUT_S   7 
    10791077+#define AR2315_LBM_PORTMUX      0x07000000 
    10801078+ 
     
    11001098+#define AR2315_LB_INT_STATUS           0x0500 
    11011099+ 
    1102 +#define AR2315_INT_TX_DESC      0x0001 
    1103 +#define AR2315_INT_TX_OK        0x0002 
    1104 +#define AR2315_INT_TX_ERR       0x0004 
    1105 +#define AR2315_INT_TX_EOF       0x0008 
    1106 +#define AR2315_INT_RX_DESC      0x0010 
    1107 +#define AR2315_INT_RX_OK        0x0020 
    1108 +#define AR2315_INT_RX_ERR       0x0040 
    1109 +#define AR2315_INT_RX_EOF       0x0080 
    1110 +#define AR2315_INT_TX_TRUNC     0x0100 
    1111 +#define AR2315_INT_TX_STARVE    0x0200 
    1112 +#define AR2315_INT_LB_TIMEOUT   0x0400 
    1113 +#define AR2315_INT_LB_ERR       0x0800 
    1114 +#define AR2315_INT_MBOX_WR      0x1000 
    1115 +#define AR2315_INT_MBOX_RD      0x2000 
     1100+#define AR2315_LB_INT_TX_DESC          0x00000001 
     1101+#define AR2315_LB_INT_TX_OK            0x00000002 
     1102+#define AR2315_LB_INT_TX_ERR           0x00000004 
     1103+#define AR2315_LB_INT_TX_EOF           0x00000008 
     1104+#define AR2315_LB_INT_RX_DESC          0x00000010 
     1105+#define AR2315_LB_INT_RX_OK            0x00000020 
     1106+#define AR2315_LB_INT_RX_ERR           0x00000040 
     1107+#define AR2315_LB_INT_RX_EOF           0x00000080 
     1108+#define AR2315_LB_INT_TX_TRUNC         0x00000100 
     1109+#define AR2315_LB_INT_TX_STARVE                0x00000200 
     1110+#define AR2315_LB_INT_LB_TIMEOUT       0x00000400 
     1111+#define AR2315_LB_INT_LB_ERR           0x00000800 
     1112+#define AR2315_LB_INT_MBOX_WR          0x00001000 
     1113+#define AR2315_LB_INT_MBOX_RD          0x00002000 
    11161114+ 
    11171115+/* Bit definitions for INT MASK are the same as INT_STATUS */ 
     
    11241122--- /dev/null 
    11251123+++ b/arch/mips/ath25/ar5312_regs.h 
    1126 @@ -0,0 +1,228 @@ 
     1124@@ -0,0 +1,229 @@ 
    11271125+/* 
    11281126+ * This file is subject to the terms and conditions of the GNU General Public 
     
    11431141+ * IRQs 
    11441142+ */ 
    1145 +#define AR5312_IRQ_WLAN0_INTRS  (MIPS_CPU_IRQ_BASE+2) /* C0_CAUSE: 0x0400 */ 
    1146 +#define AR5312_IRQ_ENET0_INTRS  (MIPS_CPU_IRQ_BASE+3) /* C0_CAUSE: 0x0800 */ 
    1147 +#define AR5312_IRQ_ENET1_INTRS  (MIPS_CPU_IRQ_BASE+4) /* C0_CAUSE: 0x1000 */ 
    1148 +#define AR5312_IRQ_WLAN1_INTRS  (MIPS_CPU_IRQ_BASE+5) /* C0_CAUSE: 0x2000 */ 
    1149 +#define AR5312_IRQ_MISC_INTRS   (MIPS_CPU_IRQ_BASE+6) /* C0_CAUSE: 0x4000 */ 
     1143+#define AR5312_IRQ_WLAN0       (MIPS_CPU_IRQ_BASE + 2) /* C0_CAUSE: 0x0400 */ 
     1144+#define AR5312_IRQ_ENET0       (MIPS_CPU_IRQ_BASE + 3) /* C0_CAUSE: 0x0800 */ 
     1145+#define AR5312_IRQ_ENET1       (MIPS_CPU_IRQ_BASE + 4) /* C0_CAUSE: 0x1000 */ 
     1146+#define AR5312_IRQ_WLAN1       (MIPS_CPU_IRQ_BASE + 5) /* C0_CAUSE: 0x2000 */ 
     1147+#define AR5312_IRQ_MISC                (MIPS_CPU_IRQ_BASE + 6) /* C0_CAUSE: 0x4000 */ 
    11501148+ 
    11511149+/* 
     
    11701168+ * PHY or PHY switch. The AR2312 supports 1 enet MAC. 
    11711169+ */ 
    1172 +#define AR5312_WLAN0            0x18000000 
    1173 +#define AR5312_WLAN1            0x18500000 
    1174 +#define AR5312_ENET0            0x18100000 
    1175 +#define AR5312_ENET1            0x18200000 
     1170+#define AR5312_WLAN0_BASE              0x18000000 
     1171+#define AR5312_ENET0_BASE              0x18100000 
     1172+#define AR5312_ENET1_BASE              0x18200000 
    11761173+#define AR5312_SDRAMCTL_BASE           0x18300000 
    11771174+#define AR5312_SDRAMCTL_SIZE           0x00000010 
    11781175+#define AR5312_FLASHCTL_BASE           0x18400000 
    11791176+#define AR5312_FLASHCTL_SIZE           0x00000010 
    1180 +#define AR5312_UART0            0x1c000000      /* UART MMR */ 
     1177+#define AR5312_WLAN1_BASE              0x18500000 
     1178+#define AR5312_UART0_BASE              0x1c000000      /* UART MMR */ 
    11811179+#define AR5312_GPIO_BASE               0x1c002000 
     1180+#define AR5312_GPIO_SIZE               0x00000010 
    11821181+#define AR5312_RST_BASE                        0x1c003000 
    11831182+#define AR5312_RST_SIZE                        0x00000100 
     
    11931192+ 
    11941193+/* MII registers offset inside Ethernet MMR region */ 
    1195 +#define AR5312_ENET0_MII       (AR5312_ENET0 + 0x14) 
    1196 +#define AR5312_ENET1_MII       (AR5312_ENET1 + 0x14) 
     1194+#define AR5312_ENET0_MII_BASE  (AR5312_ENET0_BASE + 0x14) 
     1195+#define AR5312_ENET1_MII_BASE  (AR5312_ENET1_BASE + 0x14) 
    11971196+ 
    11981197+/* Reset/Timer Block Address Map */ 
    11991198+#define AR5312_TIMER           0x0000 /* countdown timer */ 
    12001199+#define AR5312_RELOAD          0x0004 /* timer reload value */ 
    1201 +#define AR5312_WD_CTRL         0x0008 /* watchdog cntrl */ 
    1202 +#define AR5312_WD_TIMER                0x000c /* watchdog timer */ 
     1200+#define AR5312_WDT_CTRL                0x0008 /* watchdog cntrl */ 
     1201+#define AR5312_WDT_TIMER       0x000c /* watchdog timer */ 
    12031202+#define AR5312_ISR             0x0010 /* Intr Status Reg */ 
    12041203+#define AR5312_IMR             0x0014 /* Intr Mask Reg */ 
     
    12131212+#define AR5312_REV             0x0090 /* revision */ 
    12141213+ 
    1215 +/* AR5312_WD_CTRL register bit field definitions */ 
    1216 +#define AR5312_WD_CTRL_IGNORE_EXPIRATION 0x0000 
    1217 +#define AR5312_WD_CTRL_NMI               0x0001 
    1218 +#define AR5312_WD_CTRL_RESET             0x0002 
     1214+/* AR5312_WDT_CTRL register bit field definitions */ 
     1215+#define AR5312_WDT_CTRL_IGNORE 0x00000000      /* ignore expiration */ 
     1216+#define AR5312_WDT_CTRL_NMI    0x00000001 
     1217+#define AR5312_WDT_CTRL_RESET  0x00000002 
    12191218+ 
    12201219+/* AR5312_ISR register bit field definitions */ 
     
    13141313+ 
    13151314+/* AR5312_FLASHCTL register bit field definitions */ 
    1316 +#define FLASHCTL_IDCY   0x0000000f      /* Idle cycle turn around time */ 
    1317 +#define FLASHCTL_IDCY_S 0 
    1318 +#define FLASHCTL_WST1   0x000003e0      /* Wait state 1 */ 
    1319 +#define FLASHCTL_WST1_S 5 
    1320 +#define FLASHCTL_RBLE   0x00000400      /* Read byte lane enable */ 
    1321 +#define FLASHCTL_WST2   0x0000f800      /* Wait state 2 */ 
    1322 +#define FLASHCTL_WST2_S 11 
    1323 +#define FLASHCTL_AC     0x00070000      /* Flash address check (added) */ 
    1324 +#define FLASHCTL_AC_S   16 
    1325 +#define FLASHCTL_AC_128K 0x00000000 
    1326 +#define FLASHCTL_AC_256K 0x00010000 
    1327 +#define FLASHCTL_AC_512K 0x00020000 
    1328 +#define FLASHCTL_AC_1M   0x00030000 
    1329 +#define FLASHCTL_AC_2M   0x00040000 
    1330 +#define FLASHCTL_AC_4M   0x00050000 
    1331 +#define FLASHCTL_AC_8M   0x00060000 
    1332 +#define FLASHCTL_AC_RES  0x00070000     /* 16MB is not supported */ 
    1333 +#define FLASHCTL_E      0x00080000      /* Flash bank enable (added) */ 
    1334 +#define FLASHCTL_BUSERR 0x01000000      /* Bus transfer error status flag */ 
    1335 +#define FLASHCTL_WPERR  0x02000000      /* Write protect error status flag */ 
    1336 +#define FLASHCTL_WP     0x04000000      /* Write protect */ 
    1337 +#define FLASHCTL_BM     0x08000000      /* Burst mode */ 
    1338 +#define FLASHCTL_MW     0x30000000      /* Memory width */ 
    1339 +#define FLASHCTL_MW8    0x00000000      /* Memory width x8 */ 
    1340 +#define FLASHCTL_MW16   0x10000000      /* Memory width x16 */ 
    1341 +#define FLASHCTL_MW32   0x20000000      /* Memory width x32 (not supported) */ 
    1342 +#define FLASHCTL_ATNR   0x00000000      /* Access type == no retry */ 
    1343 +#define FLASHCTL_ATR    0x80000000      /* Access type == retry every */ 
    1344 +#define FLASHCTL_ATR4   0xc0000000      /* Access type == retry every 4 */ 
     1315+#define AR5312_FLASHCTL_IDCY   0x0000000f      /* Idle cycle turnaround time */ 
     1316+#define AR5312_FLASHCTL_IDCY_S 0 
     1317+#define AR5312_FLASHCTL_WST1   0x000003e0      /* Wait state 1 */ 
     1318+#define AR5312_FLASHCTL_WST1_S 5 
     1319+#define AR5312_FLASHCTL_RBLE   0x00000400      /* Read byte lane enable */ 
     1320+#define AR5312_FLASHCTL_WST2   0x0000f800      /* Wait state 2 */ 
     1321+#define AR5312_FLASHCTL_WST2_S 11 
     1322+#define AR5312_FLASHCTL_AC     0x00070000      /* Flash addr check (added) */ 
     1323+#define AR5312_FLASHCTL_AC_S   16 
     1324+#define AR5312_FLASHCTL_AC_128K        0x00000000 
     1325+#define AR5312_FLASHCTL_AC_256K        0x00010000 
     1326+#define AR5312_FLASHCTL_AC_512K        0x00020000 
     1327+#define AR5312_FLASHCTL_AC_1M  0x00030000 
     1328+#define AR5312_FLASHCTL_AC_2M  0x00040000 
     1329+#define AR5312_FLASHCTL_AC_4M  0x00050000 
     1330+#define AR5312_FLASHCTL_AC_8M  0x00060000 
     1331+#define AR5312_FLASHCTL_AC_RES 0x00070000      /* 16MB is not supported */ 
     1332+#define AR5312_FLASHCTL_E      0x00080000      /* Flash bank enable (added) */ 
     1333+#define AR5312_FLASHCTL_BUSERR 0x01000000      /* Bus transfer error flag */ 
     1334+#define AR5312_FLASHCTL_WPERR  0x02000000      /* Write protect error flag */ 
     1335+#define AR5312_FLASHCTL_WP     0x04000000      /* Write protect */ 
     1336+#define AR5312_FLASHCTL_BM     0x08000000      /* Burst mode */ 
     1337+#define AR5312_FLASHCTL_MW     0x30000000      /* Mem width */ 
     1338+#define AR5312_FLASHCTL_MW8    0x00000000      /* Mem width x8 */ 
     1339+#define AR5312_FLASHCTL_MW16   0x10000000      /* Mem width x16 */ 
     1340+#define AR5312_FLASHCTL_MW32   0x20000000      /* Mem width x32 (not supp) */ 
     1341+#define AR5312_FLASHCTL_ATNR   0x00000000      /* Access == no retry */ 
     1342+#define AR5312_FLASHCTL_ATR    0x80000000      /* Access == retry every */ 
     1343+#define AR5312_FLASHCTL_ATR4   0xc0000000      /* Access == retry every 4 */ 
    13451344+ 
    13461345+/* ARM SDRAM Controller -- just enough to determine memory size */ 
    13471346+#define AR5312_MEM_CFG1                0x0004 
    13481347+ 
    1349 +#define MEM_CFG1_AC0    0x00000700      /* bank 0: SDRAM addr check (added) */ 
    1350 +#define MEM_CFG1_AC0_S  8 
    1351 +#define MEM_CFG1_AC1    0x00007000      /* bank 1: SDRAM addr check (added) */ 
    1352 +#define MEM_CFG1_AC1_S  12 
     1348+#define AR5312_MEM_CFG1_AC0_M  0x00000700      /* bank 0: SDRAM addr check */ 
     1349+#define AR5312_MEM_CFG1_AC0_S  8 
     1350+#define AR5312_MEM_CFG1_AC1_M  0x00007000      /* bank 1: SDRAM addr check */ 
     1351+#define AR5312_MEM_CFG1_AC1_S  12 
    13531352+ 
    13541353+#endif /* __ASM_MACH_ATH25_AR5312_REGS_H */ 
    13551354--- /dev/null 
    13561355+++ b/arch/mips/ath25/ar5312.c 
    1357 @@ -0,0 +1,478 @@ 
     1356@@ -0,0 +1,474 @@ 
    13581357+/* 
    13591358+ * This file is subject to the terms and conditions of the GNU General Public 
     
    14851484+ 
    14861485+       if (pending & CAUSEF_IP2) 
    1487 +               do_IRQ(AR5312_IRQ_WLAN0_INTRS); 
     1486+               do_IRQ(AR5312_IRQ_WLAN0); 
    14881487+       else if (pending & CAUSEF_IP3) 
    1489 +               do_IRQ(AR5312_IRQ_ENET0_INTRS); 
     1488+               do_IRQ(AR5312_IRQ_ENET0); 
    14901489+       else if (pending & CAUSEF_IP4) 
    1491 +               do_IRQ(AR5312_IRQ_ENET1_INTRS); 
     1490+               do_IRQ(AR5312_IRQ_ENET1); 
    14921491+       else if (pending & CAUSEF_IP5) 
    1493 +               do_IRQ(AR5312_IRQ_WLAN1_INTRS); 
     1492+               do_IRQ(AR5312_IRQ_WLAN1); 
    14941493+       else if (pending & CAUSEF_IP6) 
    1495 +               do_IRQ(AR5312_IRQ_MISC_INTRS); 
     1494+               do_IRQ(AR5312_IRQ_MISC); 
    14961495+       else if (pending & CAUSEF_IP7) 
    1497 +               do_IRQ(AR231X_IRQ_CPU_CLOCK); 
     1496+               do_IRQ(ATH25_IRQ_CPU_CLOCK); 
    14981497+       else 
    14991498+               spurious_interrupt(); 
     
    15121511+       } 
    15131512+       setup_irq(AR5312_MISC_IRQ_AHB_PROC, &ar5312_ahb_err_interrupt); 
    1514 +       irq_set_chained_handler(AR5312_IRQ_MISC_INTRS, ar5312_misc_irq_handler); 
     1513+       irq_set_chained_handler(AR5312_IRQ_MISC, ar5312_misc_irq_handler); 
    15151514+} 
    15161515+ 
     
    15891588+ 
    15901589+       ctl = __raw_readl(flashctl_base + AR5312_FLASHCTL0); 
    1591 +       ctl &= FLASHCTL_MW; 
     1590+       ctl &= AR5312_FLASHCTL_MW; 
    15921591+ 
    15931592+       /* fixup flash width */ 
    15941593+       switch (ctl) { 
    1595 +       case FLASHCTL_MW16: 
     1594+       case AR5312_FLASHCTL_MW16: 
    15961595+               ar5312_flash_data.width = 2; 
    15971596+               break; 
    1598 +       case FLASHCTL_MW8: 
     1597+       case AR5312_FLASHCTL_MW8: 
    15991598+       default: 
    16001599+               ar5312_flash_data.width = 1; 
     
    16061605+        * Assume 8M window size. Flash will be aliased if it's smaller 
    16071606+        */ 
    1608 +       ctl = FLASHCTL_E | 
    1609 +               FLASHCTL_AC_8M | 
    1610 +               FLASHCTL_RBLE | 
    1611 +               (0x01 << FLASHCTL_IDCY_S) | 
    1612 +               (0x07 << FLASHCTL_WST1_S) | 
    1613 +               (0x07 << FLASHCTL_WST2_S) | 
    1614 +               ctl; 
    1615 + 
     1607+       ctl |= AR5312_FLASHCTL_E | AR5312_FLASHCTL_AC_8M | AR5312_FLASHCTL_RBLE; 
     1608+       ctl |= 0x01 << AR5312_FLASHCTL_IDCY_S; 
     1609+       ctl |= 0x07 << AR5312_FLASHCTL_WST1_S; 
     1610+       ctl |= 0x07 << AR5312_FLASHCTL_WST2_S; 
    16161611+       __raw_writel(ctl, flashctl_base + AR5312_FLASHCTL0); 
    16171612+ 
    16181613+       /* Disable other flash banks */ 
    16191614+       ctl = __raw_readl(flashctl_base + AR5312_FLASHCTL1); 
    1620 +       ctl &= ~(FLASHCTL_E | FLASHCTL_AC); 
     1615+       ctl &= ~(AR5312_FLASHCTL_E | AR5312_FLASHCTL_AC); 
    16211616+       __raw_writel(ctl, flashctl_base + AR5312_FLASHCTL1); 
    16221617+       ctl = __raw_readl(flashctl_base + AR5312_FLASHCTL2); 
    1623 +       ctl &= ~(FLASHCTL_E | FLASHCTL_AC); 
     1618+       ctl &= ~(AR5312_FLASHCTL_E | AR5312_FLASHCTL_AC); 
    16241619+       __raw_writel(ctl, flashctl_base + AR5312_FLASHCTL2); 
    16251620+ 
     
    16721667+       case ATH25_SOC_AR5312: 
    16731668+               ar5312_eth0_data.macaddr = config->enet0_mac; 
    1674 +               ath25_add_ethernet(0, AR5312_ENET0, "eth0_mii", 
    1675 +                                  AR5312_ENET0_MII, AR5312_IRQ_ENET0_INTRS, 
     1669+               ath25_add_ethernet(0, AR5312_ENET0_BASE, "eth0_mii", 
     1670+                                  AR5312_ENET0_MII_BASE, AR5312_IRQ_ENET0, 
    16761671+                                  &ar5312_eth0_data); 
    16771672+ 
    16781673+               ar5312_eth1_data.macaddr = config->enet1_mac; 
    1679 +               ath25_add_ethernet(1, AR5312_ENET1, "eth1_mii", 
    1680 +                                  AR5312_ENET1_MII, AR5312_IRQ_ENET1_INTRS, 
     1674+               ath25_add_ethernet(1, AR5312_ENET1_BASE, "eth1_mii", 
     1675+                                  AR5312_ENET1_MII_BASE, AR5312_IRQ_ENET1, 
    16811676+                                  &ar5312_eth1_data); 
    16821677+ 
     
    16871682+                       break; 
    16881683+ 
    1689 +               ath25_add_wmac(0, AR5312_WLAN0, AR5312_IRQ_WLAN0_INTRS); 
     1684+               ath25_add_wmac(0, AR5312_WLAN0_BASE, AR5312_IRQ_WLAN0); 
    16901685+               break; 
    16911686+       /* 
     
    16971692+               ar5312_eth1_data.reset_phy = ar5312_eth0_data.reset_phy; 
    16981693+               ar5312_eth1_data.macaddr = config->enet0_mac; 
    1699 +               ath25_add_ethernet(1, AR5312_ENET1, "eth0_mii", 
    1700 +                                  AR5312_ENET0_MII, AR5312_IRQ_ENET1_INTRS, 
     1694+               ath25_add_ethernet(1, AR5312_ENET1_BASE, "eth0_mii", 
     1695+                                  AR5312_ENET0_MII_BASE, AR5312_IRQ_ENET1, 
    17011696+                                  &ar5312_eth1_data); 
    17021697+ 
     
    17091704+ 
    17101705+       if (config->flags & BD_WLAN1) 
    1711 +               ath25_add_wmac(1, AR5312_WLAN1, AR5312_IRQ_WLAN1_INTRS); 
     1706+               ath25_add_wmac(1, AR5312_WLAN1_BASE, AR5312_IRQ_WLAN1); 
    17121707+} 
    17131708+ 
     
    17991794+{ 
    18001795+       void __iomem *sdram_base; 
    1801 +       u32 memsize, memcfg, bank0AC, bank1AC; 
     1796+       u32 memsize, memcfg, bank0_ac, bank1_ac; 
    18021797+       u32 devid; 
    18031798+ 
     
    18061801+                                    AR5312_SDRAMCTL_SIZE); 
    18071802+       memcfg = __raw_readl(sdram_base + AR5312_MEM_CFG1); 
    1808 +       bank0AC = (memcfg & MEM_CFG1_AC0) >> MEM_CFG1_AC0_S; 
    1809 +       bank1AC = (memcfg & MEM_CFG1_AC1) >> MEM_CFG1_AC1_S; 
    1810 +       memsize = (bank0AC ? (1 << (bank0AC+1)) : 0) + 
    1811 +                 (bank1AC ? (1 << (bank1AC+1)) : 0); 
     1803+       bank0_ac = ATH25_REG_MS(memcfg, AR5312_MEM_CFG1_AC0); 
     1804+       bank1_ac = ATH25_REG_MS(memcfg, AR5312_MEM_CFG1_AC1); 
     1805+       memsize = (bank0_ac ? (1 << (bank0_ac + 1)) : 0) + 
     1806+                 (bank1_ac ? (1 << (bank1_ac + 1)) : 0); 
    18121807+       memsize <<= 20; 
    18131808+       add_memory_region(0, memsize, BOOT_MEM_RAM); 
     
    18241819+       ar5312_rst_reg_read(AR5312_PROCADDR); 
    18251820+       ar5312_rst_reg_read(AR5312_DMAADDR); 
    1826 +       ar5312_rst_reg_write(AR5312_WD_CTRL, AR5312_WD_CTRL_IGNORE_EXPIRATION); 
     1821+       ar5312_rst_reg_write(AR5312_WDT_CTRL, AR5312_WDT_CTRL_IGNORE); 
    18271822+ 
    18281823+       _machine_restart = ar5312_restart; 
     
    18311826+void __init ar5312_arch_init(void) 
    18321827+{ 
    1833 +       ath25_serial_setup(AR5312_UART0, AR5312_MISC_IRQ_UART0, 
     1828+       ath25_serial_setup(AR5312_UART0_BASE, AR5312_MISC_IRQ_UART0, 
    18341829+                          ar5312_sys_frequency()); 
    18351830+} 
     
    18991894+static irqreturn_t ar2315_ahb_err_handler(int cpl, void *dev_id) 
    19001895+{ 
    1901 +       ar2315_rst_reg_write(AR2315_AHB_ERR0, AHB_ERROR_DET); 
     1896+       ar2315_rst_reg_write(AR2315_AHB_ERR0, AR2315_AHB_ERROR_DET); 
    19021897+       ar2315_rst_reg_read(AR2315_AHB_ERR1); 
    19031898+ 
     
    19731968+ 
    19741969+       if (pending & CAUSEF_IP3) 
    1975 +               do_IRQ(AR2315_IRQ_WLAN0_INTRS); 
     1970+               do_IRQ(AR2315_IRQ_WLAN0); 
    19761971+       else if (pending & CAUSEF_IP4) 
    1977 +               do_IRQ(AR2315_IRQ_ENET0_INTRS); 
     1972+               do_IRQ(AR2315_IRQ_ENET0); 
    19781973+       else if (pending & CAUSEF_IP2) 
    1979 +               do_IRQ(AR2315_IRQ_MISC_INTRS); 
     1974+               do_IRQ(AR2315_IRQ_MISC); 
    19801975+       else if (pending & CAUSEF_IP7) 
    1981 +               do_IRQ(AR231X_IRQ_CPU_CLOCK); 
     1976+               do_IRQ(ATH25_IRQ_CPU_CLOCK); 
    19821977+       else 
    19831978+               spurious_interrupt(); 
     
    19961991+       } 
    19971992+       setup_irq(AR2315_MISC_IRQ_AHB, &ar2315_ahb_err_interrupt); 
    1998 +       irq_set_chained_handler(AR2315_IRQ_MISC_INTRS, ar2315_misc_irq_handler); 
     1993+       irq_set_chained_handler(AR2315_IRQ_MISC, ar2315_misc_irq_handler); 
    19991994+} 
    20001995+ 
     
    20322027+               .name = "spiflash_mmr", 
    20332028+               .flags = IORESOURCE_MEM, 
    2034 +               .start = AR2315_SPI_MMR, 
    2035 +               .end = AR2315_SPI_MMR + 12 - 1, 
     2029+               .start = AR2315_SPI_MMR_BASE, 
     2030+               .end = AR2315_SPI_MMR_BASE + AR2315_SPI_MMR_SIZE - 1, 
    20362031+       }, 
    20372032+}; 
     
    20472042+       { 
    20482043+               .flags = IORESOURCE_MEM, 
    2049 +               .start = AR2315_RST_BASE + AR2315_WD, 
    2050 +               .end = AR2315_RST_BASE + AR2315_WD + 8 - 1, 
     2044+               .start = AR2315_RST_BASE + AR2315_WDT_TIMER, 
     2045+               .end = AR2315_RST_BASE + AR2315_WDT_TIMER + 8 - 1, 
    20512046+       }, 
    20522047+       { 
     
    21172112+       platform_device_register(&ar2315_wdt); 
    21182113+       platform_device_register(&ar2315_spiflash); 
    2119 +       ath25_add_ethernet(0, AR2315_ENET0, "eth0_mii", AR2315_ENET0_MII, 
    2120 +                          AR2315_IRQ_ENET0_INTRS, &ar2315_eth_data); 
    2121 +       ath25_add_wmac(0, AR2315_WLAN0, AR2315_IRQ_WLAN0_INTRS); 
     2114+       ath25_add_ethernet(0, AR2315_ENET0_BASE, "eth0_mii", 
     2115+                          AR2315_ENET0_MII_BASE, AR2315_IRQ_ENET0, 
     2116+                          &ar2315_eth_data); 
     2117+       ath25_add_wmac(0, AR2315_WLAN0_BASE, AR2315_IRQ_WLAN0); 
    21222118+} 
    21232119+ 
     
    21572153+ 
    21582154+       pllc_ctrl = ar2315_rst_reg_read(AR2315_PLLC_CTL); 
    2159 +       refdiv = (pllc_ctrl & PLLC_REF_DIV_M) >> PLLC_REF_DIV_S; 
     2155+       refdiv = ATH25_REG_MS(pllc_ctrl, AR2315_PLLC_REF_DIV); 
    21602156+       refdiv = clockctl1_predivide_table[refdiv]; 
    2161 +       fdiv = (pllc_ctrl & PLLC_FDBACK_DIV_M) >> PLLC_FDBACK_DIV_S; 
    2162 +       divby2 = (pllc_ctrl & PLLC_ADD_FDBACK_DIV_M) >> PLLC_ADD_FDBACK_DIV_S; 
    2163 +       divby2 += 1; 
     2157+       fdiv = ATH25_REG_MS(pllc_ctrl, AR2315_PLLC_FDBACK_DIV); 
     2158+       divby2 = ATH25_REG_MS(pllc_ctrl, AR2315_PLLC_ADD_FDBACK_DIV) + 1; 
    21642159+       pllc_out = (40000000/refdiv)*(2*divby2)*fdiv; 
    21652160+ 
    21662161+       /* clkm input selected */ 
    2167 +       switch (clock_ctl & CPUCLK_CLK_SEL_M) { 
     2162+       switch (clock_ctl & AR2315_CPUCLK_CLK_SEL_M) { 
    21682163+       case 0: 
    21692164+       case 1: 
    2170 +               clk_div = pllc_divide_table[(pllc_ctrl & PLLC_CLKM_DIV_M) >> 
    2171 +                         PLLC_CLKM_DIV_S]; 
     2165+               clk_div = ATH25_REG_MS(pllc_ctrl, AR2315_PLLC_CLKM_DIV); 
     2166+               clk_div = pllc_divide_table[clk_div]; 
    21722167+               break; 
    21732168+       case 2: 
    2174 +               clk_div = pllc_divide_table[(pllc_ctrl & PLLC_CLKC_DIV_M) >> 
    2175 +                         PLLC_CLKC_DIV_S]; 
     2169+               clk_div = ATH25_REG_MS(pllc_ctrl, AR2315_PLLC_CLKC_DIV); 
     2170+               clk_div = pllc_divide_table[clk_div]; 
    21762171+               break; 
    21772172+       default: 
     
    21812176+       } 
    21822177+ 
    2183 +       cpu_div = (clock_ctl & CPUCLK_CLK_DIV_M) >> CPUCLK_CLK_DIV_S; 
     2178+       cpu_div = ATH25_REG_MS(clock_ctl, AR2315_CPUCLK_CLK_DIV); 
    21842179+       cpu_div = cpu_div * 2 ?: 1; 
    21852180+ 
     
    22122207+                                    AR2315_SDRAMCTL_SIZE); 
    22132208+       memcfg = __raw_readl(sdram_base + AR2315_MEM_CFG); 
    2214 +       memsize   = 1 + ((memcfg & SDRAM_DATA_WIDTH_M) >> SDRAM_DATA_WIDTH_S); 
    2215 +       memsize <<= 1 + ((memcfg & SDRAM_COL_WIDTH_M) >> SDRAM_COL_WIDTH_S); 
    2216 +       memsize <<= 1 + ((memcfg & SDRAM_ROW_WIDTH_M) >> SDRAM_ROW_WIDTH_S); 
     2209+       memsize   = 1 + ATH25_REG_MS(memcfg, AR2315_MEM_CFG_DATA_WIDTH); 
     2210+       memsize <<= 1 + ATH25_REG_MS(memcfg, AR2315_MEM_CFG_COL_WIDTH); 
     2211+       memsize <<= 1 + ATH25_REG_MS(memcfg, AR2315_MEM_CFG_ROW_WIDTH); 
    22172212+       memsize <<= 3; 
    22182213+       add_memory_region(0, memsize, BOOT_MEM_RAM); 
     
    22432238+       config = read_c0_config(); 
    22442239+       write_c0_config(config & ~0x3); 
    2245 +       ar2315_rst_reg_write(AR2315_AHB_ERR0, AHB_ERROR_DET); 
     2240+       ar2315_rst_reg_write(AR2315_AHB_ERR0, AR2315_AHB_ERROR_DET); 
    22462241+       ar2315_rst_reg_read(AR2315_AHB_ERR1); 
    2247 +       ar2315_rst_reg_write(AR2315_WDC, AR2315_WDC_IGNORE_EXPIRATION); 
     2242+       ar2315_rst_reg_write(AR2315_WDT_CTRL, AR2315_WDT_CTRL_IGNORE); 
    22482243+ 
    22492244+       _machine_restart = ar2315_restart; 
     
    22522247+void __init ar2315_arch_init(void) 
    22532248+{ 
    2254 +       ath25_serial_setup(AR2315_UART0, AR2315_MISC_IRQ_UART0, 
     2249+       ath25_serial_setup(AR2315_UART0_BASE, AR2315_MISC_IRQ_UART0, 
    22552250+                          ar2315_apb_frequency()); 
    22562251+} 
     
    23352330--- /dev/null 
    23362331+++ b/arch/mips/ath25/devices.h 
    2337 @@ -0,0 +1,44 @@ 
     2332@@ -0,0 +1,46 @@ 
    23382333+#ifndef __ATH25_DEVICES_H 
    23392334+#define __ATH25_DEVICES_H 
     
    23422337+#define AR231X_GPIO_IRQ_BASE           0x30 
    23432338+ 
    2344 +#define AR231X_IRQ_CPU_CLOCK   (MIPS_CPU_IRQ_BASE + 7) /* C0_CAUSE: 0x8000 */ 
     2339+#define ATH25_REG_MS(_val, _field)     (((_val) & _field##_M) >> _field##_S) 
     2340+ 
     2341+#define ATH25_IRQ_CPU_CLOCK    (MIPS_CPU_IRQ_BASE + 7) /* C0_CAUSE: 0x8000 */ 
    23452342+ 
    23462343+enum ath25_soc_type { 
  • trunk/target/linux/atheros/patches-3.18/101-early-printk-support.patch

    r44724 r44726  
    3636+       if (unlikely(base == NULL)) { 
    3737+               if (is_ar2315()) 
    38 +                       base = (void __iomem *)(KSEG1ADDR(AR2315_UART0)); 
     38+                       base = (void __iomem *)(KSEG1ADDR(AR2315_UART0_BASE)); 
    3939+               else 
    40 +                       base = (void __iomem *)(KSEG1ADDR(AR5312_UART0)); 
     40+                       base = (void __iomem *)(KSEG1ADDR(AR5312_UART0_BASE)); 
    4141+       } 
    4242+ 
  • trunk/target/linux/atheros/patches-3.18/102-ar5312_gpio.patch

    r44725 r44726  
    2020+               .flags = IORESOURCE_MEM, 
    2121+               .start = AR5312_GPIO_BASE, 
    22 +               .end = AR5312_GPIO_BASE + 0x0c - 1, 
     22+               .end = AR5312_GPIO_BASE + AR5312_GPIO_SIZE - 1, 
    2323+       }, 
    2424+}; 
     
    3434 static struct gpio_led ar5312_leds[] = { 
    3535        { .name = "wlan", .gpio = 0, .active_low = 1, }, 
    36 @@ -294,6 +310,8 @@ void __init ar5312_init_devices(void) 
     36@@ -290,6 +306,8 @@ void __init ar5312_init_devices(void) 
    3737  
    3838        platform_device_register(&ar5312_physmap_flash); 
  • trunk/target/linux/atheros/patches-3.18/105-ar2315_pci.patch

    r44725 r44726  
    522522+++ b/arch/mips/ath25/ar2315.c 
    523523@@ -137,6 +137,10 @@ static void ar2315_irq_dispatch(void) 
    524                 do_IRQ(AR2315_IRQ_WLAN0_INTRS); 
     524                do_IRQ(AR2315_IRQ_WLAN0); 
    525525        else if (pending & CAUSEF_IP4) 
    526                 do_IRQ(AR2315_IRQ_ENET0_INTRS); 
     526                do_IRQ(AR2315_IRQ_ENET0); 
    527527+#ifdef CONFIG_PCI_AR2315 
    528528+       else if (pending & CAUSEF_IP5) 
     
    530530+#endif 
    531531        else if (pending & CAUSEF_IP2) 
    532                 do_IRQ(AR2315_IRQ_MISC_INTRS); 
     532                do_IRQ(AR2315_IRQ_MISC); 
    533533        else if (pending & CAUSEF_IP7) 
    534534@@ -440,8 +444,60 @@ void __init ar2315_plat_mem_setup(void) 
     
    541541+               .name = "ar2315-pci-ctrl", 
    542542+               .flags = IORESOURCE_MEM, 
    543 +               .start = AR2315_PCI, 
    544 +               .end = AR2315_PCI + AR2315_PCI_SIZE - 1, 
     543+               .start = AR2315_PCI_BASE, 
     544+               .end = AR2315_PCI_BASE + AR2315_PCI_SIZE - 1, 
    545545+       }, 
    546546+       { 
    547547+               .name = "ar2315-pci-ext", 
    548548+               .flags = IORESOURCE_MEM, 
    549 +               .start = AR2315_PCIEXT, 
    550 +               .end = AR2315_PCIEXT + AR2315_PCIEXT_SZ - 1, 
     549+               .start = AR2315_PCI_EXT_BASE, 
     550+               .end = AR2315_PCI_EXT_BASE + AR2315_PCI_EXT_SIZE - 1, 
    551551+       }, 
    552552+       { 
     
    561561 void __init ar2315_arch_init(void) 
    562562 { 
    563         ath25_serial_setup(AR2315_UART0, AR2315_MISC_IRQ_UART0, 
     563        ath25_serial_setup(AR2315_UART0_BASE, AR2315_MISC_IRQ_UART0, 
    564564                           ar2315_apb_frequency()); 
    565565+ 
Note: See TracChangeset for help on using the changeset viewer.